极小尺寸下，芯片物理瓶颈越来越难以克服，但每到关键时刻，总有新技术将看似走向终点的摩尔定律推一把，而小芯片正在将芯片性能进化引向更具经济效益的未来。

解决节点进化成本控制不住的问题

在近几年先进节点走向10nm、7nm、5nm，问题就不再只是物理障碍了，节点越进化，微缩成本越高，能扛住经济负担的设计公司越来越少。到了5nm节点，设计总成本已经飙高到逾5亿美元，相当于逾35亿人民币。

而守住摩尔定律，关乎利润最大化，如果研发和生产成本降不下来，那么对于芯片巨头和初创公司来说都将是糟糕的经济负担。

基于小芯片（Chiplet）的模块化设计，正是其中解决成本问题的一个极为关键的构想。小芯片也正成为AMD、英特尔、台积电、Marvell、Cadence等芯片巨头为摩尔定律续命的共同选择之一。

知名市场研究机构Omdia预测，小芯片将在2024年全球市场规模扩大到58亿美元，较2018年的6．45亿美元增长9倍。而长远来看，2035年小芯片市场规模有望增至570亿美元。

像搭积木一样的小芯片技术

传统系统单芯片做法是每一个组件放在单一裸晶上，造成功能越多，硅芯片尺寸越大。小芯片的做法是将大尺寸的多核心设计分散到个别微小裸芯片，比方处理器、模拟组件、存储器等，再用立体堆栈的方式，以封装技术做成一颗芯片，类似乐高积木概念。

小芯片技术，就是模块化，搭积木一样的芯片技术。将大的芯片分成N颗小的芯片，而这些小芯片可以单独运行，也可以通过一定的技术连接起来成为一个整体，共同运行。

如果在小芯片技术之下，这颗芯片或许可以分成CPU小芯片，GPU小芯片、NPU小芯片、Modem小芯片、DSP小芯片等等各种小颗芯片。

这种新型的小芯片设计方法，不仅能大大简化芯片设计复杂度，还能有效降低设计和生产成本。更重要的是，小芯片技术可以针对不同的模块进行工艺的调整。

独特优势加速市场延伸

②研发成本更低：因为小芯片是由不同的芯片模块组合而成，设计者可在特定设计部分选用最先进的技术，在其他部分选用更成熟、廉价的技术，从而节省整体成本。而采用更成熟制程的I/O模块有助于整体良率的提升，进一步降低晶圆代工成本。综合来看，CPU核心越多，小芯片组合的成本优势越明显。

③能灵活满足不同功能需求：随着小芯片的优势逐渐显露，它正被微处理器、SoC、GPU和可编程逻辑设备（PLD）等更先进和高度集成的半导体设备采用。

④市场延伸速度加倍：微处理器是小芯片最大的细分市场，支持小芯片的微处理器市场份额预计从2018年的4．52亿美元增长到2024年的24亿美元;计算领域将成为小芯片的主要应用市场，今年有望占据小芯片总收入的96%。

英特尔：Lakefield处理器与Foveros 3D封装技术

在ISSCC 2020上，英特尔在今年2月的SESSION 8中介绍了10nm与22FFL混合封装的Lakefield处理器，采用的是英特尔的Foveros 3D封装技术，封装尺寸为12 X 12 X 1毫米。Lakefield作为英特尔首款采用了Foveros技术的产品，能够在指甲大小的封装中取得性能、能效的优化平衡。

Foveros封装技术改变了以往将不同IP模块放置在同一2D平面上的做法，改为3D立体式堆叠。做个类比，传统的方式是将芯片设计为一张煎饼，而新的设计则是将芯片设计成1毫米厚的夹心蛋糕。这样可以提升灵活性，并且不需要整个芯片都采用最先进的工艺，成本也可以更低。

英特尔针对互联标准的挑战，首先提出了高级接口总线（Advanced Interface Bus，AIB）标准。在DARPA的CHIPS项目中，英特尔将AIB标准开放给项目中的企业使用。AIB是一种时钟转发并行数据传输机制，类似于DDR DRAM接口。

目前，英特尔免费提供AIB接口许可，以支持广泛的小芯片生态系统，包括设计方法或服务供应商、代工厂、封装厂和系统供应商。此举将加速AIB标准的快速普及，有望在未来成为类似ARM的AMBA总线的业界标准。

AMD：使用小芯片技术的EYPC Zen架构CPU芯片

AMD研究人员最近提出了一种方案，独立小芯片的可以经过设计，芯片网络需要遵守简单的规则，就能基本消除死锁难题。

这些规则规定了数据进入和离开芯片的问题，限制了移动的方向，如果能够彻底解决这个问题，那么小芯片将为未来计算机设计的发展带来新的动力。

AMD大获成功的Epyc同样使用类似的思路，在此次的ISSCC上，AMD在SESSION 2中介绍了使用小芯片架构的高性能服务器产品及性价比的优势。

作为英特尔的死对头，AMD自然也不甘示弱，在当下，AMD其实已经为我们带来了使用Chiplets技术的EYPC Zen架构CPU芯片，包括在2018年发布的服务器端Naples CPU芯片和刚刚结束的Computex 2019上发布的7nm Ryzen桌面级CPU。

在AMD EPYC CPU芯片的基板上，8个CPU Chiplets围绕着1个中心I/O Chiplet。I/O Chiplet使用14nm工艺，而CPU Chiplets则使用7nm工艺。

和英特尔的不同点在于，Epyc使用的是2．5D架构的封装，英特尔使用的是3D堆叠封装。

台积电：联合ARM发布小芯片系统

在去年六月初于日本京都举办的VLSI Symposium期间，台积电展示了自己设计的一颗小芯片“This”。

基本参数上，This采用7nm工艺，4．4x6．2mm（27．28 mm2），CoWos（晶圆级封装），双芯片结构，其一内置4个Cortex A72核心，另一内置6MiB三缓。

This的标称最高主频为4GHz，实测最高居然达到了4．2GHz（1．375V）。同时，台积电还开发了称之为LIPINCON互连技术，信号数据速率8 GT/s。

台积电还与高效能运算的领导厂商Arm共同发表业界首款采用台积电CoWoS封装解决方案并获得硅晶验证的7nm小芯片系统，其中内建Arm多核心处理器。

此款概念性验证的小芯片系统展现在7nmFinFET制程及4GHz Arm核心的支持下打造高效能运算的系统单芯片之关键技术。

想全面实现需面临的挑战

①最终目标是在内部或从多个其他供应商那里获得优质且可互操作的小芯片，这种模型仍在研究中。

②第三方die-to-die的互连技术正在兴起，但还远远不够。

③某些die-to-die的互连方案缺乏设计支持。

④代工厂和OSAT将扮演主要角色，但是要找到具有IP和制造能力的供应商并不简单。

⑤设备的类型和数量正在不断增加，并非所有产品都会采用基于小芯片的方法。在某些情况下，单片模具将是成本最低的选择。

⑥并非所有公司都有内部组件，有一些是能够获得的，还有一些则还未准备好。当前面临的挑战是找到必要的零件并将其集成，这将花费时间和资源。

结尾：

业界需要有不同的选择，传统的解决方案有时无法满足这些选择，小芯片却提供了各种可能性和潜在的解决方案。

商业化的小芯片至少还有几年的时间。它们已经在少数的应用中得到了证明，随着时间的推移，很大一部分芯片行业会朝这个方向发展。